专家关于高速线路的布线问题解答1
1。 如何处理实际布线中的一些理论冲突的问题
问：在实际布线中，很多理论是相互冲突的；
例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？
2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？

答：1. 基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的 地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。
2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。
3. 确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

2。在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？
答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。 要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。

专家关于高速线路的布线问题解答2
3。 关于高速差分信号布线
问：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？
答：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。 对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。 至于要大多少, 可用仿真软件算出来。

4。问：问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！
答：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。

5。 关于高速PCB设计中信号层空白区域敷铜接地问题
问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢， 还是一半接地，一半接电源好呢？
答：般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特 性阻抗， 例如在dual stripline的结构时。

6。 高速信号线的匹配问题
问：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
答： 要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。 所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址http://developer.intel.com/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章节内有详述。

7。 问： 在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？
答：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。

8。如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路? 谢谢
答：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。

9。众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。希望您指教。
答：在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。
Mechnical: 一般多指板型机械加工尺寸标注层
Keepoutlayer: 定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。 Topoverlay: 无法从字面得知其意义。多提供些讯息来进一步讨论。
Bottomoverlay: 无法从字面得知其意义。可多提供些讯息来进一步讨论。
Toppaste: 顶层需要露出铜皮上锡膏的部分。
Bottompaste: 底层需要露出铜皮上锡膏的部分。
Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder: 应指底层阻焊层。
Drillguide: 可能是不同孔径大小，对应的符号，个数的一个表。
Drilldrawing: 指孔位图，各个不同的孔径会有一个对应的符号。
Multilayer: 应该没有单独这一层，能指多层板，针对单面板和双面板而言。

10。一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？
答：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
11。（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。（3）差分信号线中间可否加地线
答：1.以下提供两个常被参考的特性阻抗公式： a.微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。 b.带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。 最好还是用仿真软件来计算比较准确。
2.选择端接(termination)的方法有几项因素要考虑: a.信号源(source driver)的架构和强度。 b.功率消耗(power consumption)的大小。 c.对时间延迟的影响，这是最重要考虑的一点。 所以，很难说哪一种端接方式是比较好的。
3.差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。

12。 能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？
答：现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。 以下提供几本不错的技术书籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；

13. 有关柔性电路板的设计与加工
我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？
answer: 可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网”FPC”当关键词查询应该可以找到。
14. PCB的布线调整
我想请问一个问题:因觉机器布的不如意,调整起来反而费时。我一般是用的手工布线,现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的(ABUS,DBUS,CBUS等),因工作频率较高,故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀。因为在布线的过程中,一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度,使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。 我想如果在布线的过程中,能按我的思路先粗粗地手工拉线,完了以后, 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了.我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用,或是有其他什么办法,在此请教一下。
answer:线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。 如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎，

15. 关于高速数字PCB
请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。谢谢！
answer:与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。 谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。

16．电路板DEBUG应从那几个方面着手。
问：请问板子设计好，生产出来，DEBUG应从那几个方面着手。
答：就数字电路而言，首先先依序确定三件事情：
1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。
3.确认reset信号是否达到规范要求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。

17．现在常用的电子PCB设计软件如何满足电路抗干扰的要求?
问： 现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求?
答：我没有使用Protel的经验，以下仅就设计原理来讨论。
高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。
如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces
 
17．现在常用的电子PCB设计软件如何满足电路抗干扰的要求?
问： 现在有哪些PCB设计软件,如何用PROTEL99合理的设计符合自己要求的PCB.比如如何满足高频电路的要求,如何考虑电路满足抗干扰的要求?
答：我没有使用Protel的经验，以下仅就设计原理来讨论。
高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。
如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces。

18．关于lvds信号的布线
问： 对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？
答 差分信号布线时要求等长且平行的原因有下列几点：
1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。
2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。
3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。

19： 问：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB设计中的技巧?
答：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择适当的端接方式。
4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。
在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

20．电源滤波的讲究
问：请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
答; LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

21. 多个数/模地的接法
问：当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。
答 将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内

22．线路板设计与EMC！
问：线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？谢谢。
答：PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。 2、注意高频器件摆放的位置，不要太靠近对外的连接器。
3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
7、电源层比地层内缩20H，H为电源层与地层之间的距离。

23．GSM 手机PCB设计
问 ： 请问专家GSM手机PCB设计有什么要求和技巧?
答： 手机PCB设计上的挑战在于两个地方：一是板面积小，二是有RF的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。
1、首先必须将RF与非RF的电路在板子上做适当的区隔。因为RF的电源、地、及阻抗设计规范较严格。
2、因为板面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。
3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。
4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。
5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。

24：pcb设计中需要注意哪些问题？
答PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。
2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。
3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。
4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

24：pcb设计中需要注意哪些问题？
答PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。
2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。
3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。
4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

25．有关高速PCB设计中的EMC、EMI问题
问：在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢我使用的是CADENCE公司的软件。
答：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本. 例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声. 另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后, 适当的选择PCB与外壳的接地点(chassis ground)。

26．关于PCB设计中的阻抗匹配问题
问：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
答：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。

27． PCB设计工具比较
问：请问就你个人观点而言：针对模拟电路（微波、高频、低频）、数字电路（微波、高频、低频）、模拟和数字混合电路（微波、高频、低频），目前PCB设计哪一种EDA工具有较好的性能价格比（含仿真）？可否分别说明。
答：限于本人应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。
常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
以上观点纯属个人观点！

28．关于数/模分开布局与智能布局
问：当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。
答：既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。
0：存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。
1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。
2：将数字的接地点与电源的地相连（要求电源的隔离度较好）,模拟接地点接到机壳地上。
3：尝试采用滤波的方式去除干扰。

 

 

 

 

 

高速PCB设计指南——PCB布线

在PCB设计中布线是完成产品设计的重要步骤可以说前面的准备工作都是为它而做的
在整个PCB中以布线的设计过程限定最高技巧最细工作量最大PCB布线有单面布线 双面布线及多层布线布线的方式也有两种自动布线及交式布线在自动布线之前 可以用交互式预先对要求比较严格的线进行布线输入端与输出端的边线应避免相邻平行 以免产生反射干扰必要时应加地线隔离两相邻层的布线要互相垂直平行容易产生寄生耦合 自动布线的布通率依赖于良好的布局布线规则可以预先设定 包括走线的弯曲次数导通孔的数目步进的数目等一般先进行探索式布经线快速地把短线连通 然后进行迷宫式布线先把要布的连线进行全局的布线路径优化它可以根据需要断开已布的线 并试着重新再布线以改进总体效果 对目前高密度的PCB设计已感觉到贯通孔不太适应了 它浪费了许多宝贵的布线通道为解决这一矛盾出现了盲孔和埋孔技术它不仅完成了导通孔的作用 还省出许多布线通道使布线过程完成得更加方便更加流畅更为完善PCB 板的设计过程是一个复杂而又简单的过程要想很好地掌握它还需广大电子工程设计人员去自已体会 才能得到其中的真谛 1 电源地线的处理 既使在整个PCB板中的布线完成得都很好但由于电源 地线的考虑不周到而引起的干扰会使产品的性能下降有时甚至影响到产品的成功率所以对电 地线的布线要认真对待把电地线所产生的噪音干扰降到最低限度以保证产品的质量 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因 现只对降低式抑制噪音作以表述 1众所周知的是在电源地线之间加上去耦电容

2尽量加宽电源地线宽度最好是地线比电源线宽它们的关系是地线电源线信号线通常信号线宽为0.20.3mm,最经细宽度可达0.050.07mm,电源线为1.22.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)

3用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用或是做成多层板电源地线各占用一层

4数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路数字或模拟电路而是由数字电路和模拟电路混合构成的因此在布线时就需要考虑它们之间互相干扰问题特别是地线上的噪音干扰 数字电路的频率高模拟电路的敏感度强对信号线来说高频的信号线尽可能远离敏感的模拟电路器件对地线来说整人PCB对外界只有一个结点所以必须在PCB内部进行处理数模共地的问题而在板内部数字地和模拟地实际上是分开的它们之间互不相连只是在PCB与外界连接的接口处如插头等数字地与模拟地有一点短接请注意只有一个连接点也有在PCB上不共地的这由系统设计来决定

- 1 - 高速 PCB 设计指南
3 信号线布在电地层上 在多层印制板布线时由于在信号线层没有布完的线剩下已经不多再多加层数就会造成浪费也会给生产增加一定的工作量成本也相应增加了为解决这个矛盾可以考虑在电地层上进行布线首先应考虑用电源层其次才是地层因为最好是保留地层的完整性

4 大面积导体中连接腿的处理 在大面积的接地电中常用元器件的腿与其连接对连接腿的处理需要进行综合的考虑就电气性能而言元件腿的焊盘与铜面满接为好但对元件的焊接装配就存在一些不良隐患如_焊接需要大功率加热器_容易造成虚焊点所以兼顾电气性能与工艺需要做成十字花焊盘称之为热隔离heat shield俗称热焊盘Thermal这样可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少多层板的接电地层腿的处理相同

5 布线中网络系统的作用 在许多CAD系统中布线是依据网络系统决定的网格过密通路虽然有所增加但步进太小图场的数据量过大这必然对设备的存贮空间有更高的要求同时也对象计算机类电子产品的运算速度有极大的影响而有些通路是无效的如被元件腿的焊盘占用的或被安装孔定们孔所占用的等网格过疏通路太少对布通率的影响极大所以要有一个疏密合理的网格系统来支持布线的进行 标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数如0.05英寸0.025英寸0.02英寸等 6 设计规则检查DRC 布线设计完成后需认真检查布线设计是否符合设计者所制定的规则同时也需确认所制定的规则是否符合印制板生产工艺的需求一般检查有如下几个方面 1线与线线与元件焊盘线与贯通孔元件焊盘与贯通孔贯通孔与贯通孔之间的距离是否合理是否满足生产要求 2电源线和地线的宽度是否合适电源与地线之间是否紧耦合低的波阻抗在PCB中是否还有能让地线加宽的地方 3对于关键的信号线是否采取了最佳措施如长度最短加保护线输入线及输出线被明显地分开 4模拟电路和数字电路部分是否有各自独立的地线 5后加在PCB中的图形如图标注标是否会造成信号短路

6对一些不理想的线形进行修改

7在PCB上是否加有工艺线阻焊是否符合生产工艺的要求阻焊尺寸是否合适字符标志是否压在器件焊盘上以免影响电装质量

8多层板中的电源地层的外框边缘是否缩小如电源地层的铜箔露出板外容易造成短路

 

 

 

 

 

 

 

电容器的寄生作用与杂散电容

问：我想知道如何为具体的应用选择合适的电容器，但我又不清楚许多不同种类的电容器有哪些优缺点?
答：为具体的应用选择合适类型的电容器实际上并不困难。一般来说，按应用分类，大多数电容器通常分为以下四种类型(见图14.1)：

·交流耦合，包括旁路(通交流隔直流)
·去耦(滤掉交流信号或滤掉叠加在直流信号上的高频信号或滤掉电源、基准电源和信号电路中的低频成分)
·有源或无源RC滤波或选频网络
·模拟积分器和采样保持电路(捕获和储存电荷)
尽管流行的电容器有十几种，包括聚脂电容器、薄膜电容器、陶瓷电容器、电解电容器，但是对某一具应用来说，最合适的电容器通常只有

一两种，因为其它类型的电容器，要么有的性能明显不完善，要么有的对系统性能有“寄生作用”，所以不采用它们。

问：你谈到的“寄生作用”是怎么回事?
答：与“理想”电容器不同，“实际”电容器用附加的“寄生”元件或“非理想”性能来表征，其表现形式为电阻元件和电感元件，非线性

和介电存储性能。“实际”电容器模型如图14.2所示。由于这些寄生元件决定的电容器的特性，通常在电容器生产厂家的产品说明中都有详

细说明。在每项应用中了解这些寄生作用，将有助于你选择合适类型的电容器。

问：那么表征非理想电容器性能的最重要的参数有哪些?
答：最重要的参数有四种：电容器泄漏电阻RL(等效并联电阻EPR)、等效串联电阻(ESR)、等效串联电感(ESL)和介电存储(吸收)。
电容器泄漏电阻，RP：在交流耦合应用、存储应用(例如模拟积分器和采 样保持器)以及当电容器用于高阻抗电路时，RP是一项重要参数，

电容器的泄漏模型如图所示。

理想电容器中的电荷应该只随外部电流变化。而实际电容器中的RP使电荷以RC时间常数决定的速率缓慢泄漏。
电解电容(钽电容和铝电容)的容量很大，由于其隔离电阻低，所以漏电流非常大(典型值5～20nA/μF)，因此它不适合用于存储和耦合。最

适合用于交流耦合及电荷存储的电容器是聚四氟乙烯电容器和其它聚脂型(聚丙烯、聚苯乙烯等)电容器。
等效串联电阻(ESR)，R ESR ：电容器的等效串联电阻是由电容器的引脚电阻与电容器两个极板的等效电阻相串联构成的。当有大的交流电

流 通过电容器，R ESR使电容器消耗能量(从而产生损耗)。这对射频电路和载有高波纹电 流的电源去耦电容器会造成严重后果。但对精密

高阻抗、小信号模拟电路不会有很大的影响。R ESR最低的电容器是云母电容器和薄膜电容器。
等效串联电感(ESL)，L ESL:电容器的等效串联电 感是由电容器的引脚电感与电容器两个极板的等效电感串联构成的。像R ESR 一样，L

ESL在射频或高频工作环境下也会出现严重问题，虽然精密电路本身在直流或低频条件下正常工作。其原因是用子精密模拟电路中的晶体管

在过渡频率(transition freque ncie s)扩展到几百M或几G的情况下，仍具有增益，可以放大电感值很低的谐振信号。这就是在高频情况下

对这种电路的电源端要进行适当去耦的主要原因。
电解电容器、纸介电容器和塑料薄膜电容器不适合用于高频去耦。这些电容器基本上是由多 层塑料或纸介质把两张金属箔隔开然后卷成一

个卷筒制成的。这种结构的电容具有相当大的自感，而且当频率只要超过几兆赫时主要起电感的作用。对于高频去耦更合适的选择应该是单

片陶瓷电容器，因为它们具有很低的等效串联电感。单片陶瓷电容器是由多层夹层金属 薄膜 和陶瓷薄膜构成的，而且这些多层薄膜是按照

母线平行方式排布的，而不是按照串行方式卷 绕的。
单片陶瓷电容的不足之处是具有颤噪声(即对振动敏感)，所以有些单片陶瓷电容器可能会出 现自共振，具有很高的Q值，因为串联电阻值及

与其在一起的电感值都很低。另外，圆片陶 瓷电容器，虽然价格不太贵，但有时电感很大。

问：在电容器选择表中，我看到“损耗因数”这个术语。请问它的含义是什么?
答：因为电容器的泄漏电阻、等效串联电阻和等效串联电感，这三项指标几 乎总是很难分开，所以许多电容器制造厂家将它们合并成一项

指标，称作损耗因数(disspat ion factor)，或DF，主要用来描述电容器的无效程度。损耗因数定义为电容器每周期损耗 能量与储存能量

之比。实际上，损耗因数等于介质的功率因数或相角的余弦值。如果电容器在关心频带范围的高频损耗可以简化成串联电阻模型，那么等效

串联电阻与总容抗之比是对损耗因数的一种很好的估算，即DF≈ωR ESR C还可以证明，损耗因数等于电容器品质因数或Q值的倒数，在电容

器制造厂家的产品说明中有时也给出这项指标。介质吸收，R DA ，C DA ：单片陶瓷电容器非常适用于高频去耦， 但是考虑介质吸收问题

，这种电容器不适用于采样保持放大器中的保持电容器。介质吸收是一种有滞后性质的内部电荷分布，它使快速放电然后开路的电容器恢复

一部分电荷，见图 14.4。因为恢复电荷的数量是原来电荷的函数，实际上这是一种电荷记忆效应。如果把这种电容器用作采样保持放大器

中的保

图144 介质吸收作用使电容器快速放电 然后开路以恢复原来一部分电荷持电容器，那么势必对测量结果产生误 差。对于这种类型应用推

荐的电容器，正如前面介绍的还是聚脂型电容器，即聚苯乙烯 电容 器、聚丙烯电容器和聚四氟乙烯电容器。这类电容器介质吸收率很低(

典型值＜001%＝。 常见电容器特性比较见表141
关于高频去耦的一般说明：
保证对模拟电路在高频和低频去耦都合适的最好方法是用电解电容器，例如一个钽片电容与一个单片陶瓷电容器相并联。这样两种电容器相

并联不但在低频去耦性能很好，而且在频率很高的情况下仍保持优良的性能。除了关键集成电路以外，一般不必每个集成电路都接一个钽电

容器。如果每个集成电路和钽电容器之间相当宽的印制线路板导电条长度小于10cm，可 在几个集成电路之间共用一个钽电容器。
关于高频去耦另一个需要说明的问题是电容器的实际物理分布。甚至很短的引线都有不可忽视的电感，所以安装高频去耦电容器应当尽量靠

近集成电路，并且做到引脚短，印制线路板导电条宽。
为了消除引脚电感，理想的高频去耦电容器应该使用表面安装元件。只要电容器的引脚长度不超过1.5mm，还是选择末端引线电容器(wire

ended capacitors)。电容器的正确使用方 法如图14.5所示。
(a) 正确方法 (b) 错误方法
·使用低电感电容器(单片陶瓷电容器)
·安装电容器靠近集成电路
·使用表面安装电容器
·短引脚、宽导电条

图145 电容器的正确使用 杂散电容
前面我们已经讨论了电容器像元件一样的寄生作用。
表14.1 各种电容器件性能比较表

类型典型介质吸收优缺点

NPO陶瓷电容器
吸收＜01%
外型尺寸小、价格便宜、稳定性好、电容值范围宽、 销售商多、电感低
通常很低，但又无法限制到很小的数值(10nF)

聚苯乙烯电容器 0001%～0 02%
价格便宜、DA很低、电容值范围宽、稳定性好
温度高于85°C，电容器受到损害、外形尺寸大、电感高

聚丙烯电容器 0001%～00 2%
价格便宜、DA很低、电容值范围宽
温度高于+105°C，电容器受到损害、外形尺寸大、电感

聚四氟乙烯电容器 0003%～ 002%
DA很低、稳定性好、可在+125°C以上温度工作、电容值范围宽
价格相当贵、外形尺寸大、电感高

MOS电容器 001%
DA性能好，尺寸小，可在+25°C以上温度工作，电感低
限制供应、只提供小电容值

聚碳酸酯电容器 01%
稳定性好、价格低、温度范围宽
外形尺寸大、DA限制到8位应用、电感高

聚酯电容器 03%～05%
稳定性中等、价格低、温度范围宽、电感低
外形尺寸大、DA限制到8位应用、电感高

单片陶瓷电容器(高k值)＞02%
电感低、电容值范围宽
稳定性差、DA性能差、电压系数高

云母电容器 ＞0003%
高频损耗低、电感低、稳定性好、效率优于1%
外形尺寸很大、电容值低(＜10nF＝、价格贵

铝电解电容器 很高
电容值高、电流大、电压高、尺寸小
泄漏大、通常有极性、稳定性差、精度低、电感性

钽电解电容器 很高
尺寸小、电容值大、电感适中
泄漏很大、通常有极性、价格贵、稳定性差、精度差

问：什么是杂散电容?
答：像平行板电容器一样，(见图146)不论什么时候，当两个导体彼此非常靠 近 (尤其是当两个导体保持平行时)，便产生杂散电容。它

不能不断地减小，也不能像法拉弟屏 蔽一样用导体进行屏蔽。

C="0".0085×E R ×Ad
其中：
C=电容，单位pF
E R =空气介电常数
A=平行导体面积，单位mm 2
d=平行导体间的距离，单位mm
图146 平行板电容器模型

杂散电容或寄生电容一般出现在印制线路板上的平行导电条之间或印制线路板的相对 面上的导电条或导电平面之间，见图147。杂散电容

的存在和作用，尤其是在频率很高 时，在电路设计中常常被忽视，所以在制造和安装系统线路板时会产生严重的性能问 题，例如，噪声变

大，频率响应降低，甚至使系统不稳定。
通过实例说明如何用上述电容公式计算印制线路板相对面上的导电条产生的杂散电容 。对于普通的印制线路板材料，E R =47,d="1"5mm

，则其单位面积杂

散电容为3pF/cm 2 。在250MHz频率条件下，3pF电容对应 的电抗为2122Ω。

问：请问如何消除杂散电容?
答：实际上从来不能消除杂散电容。最好的办法只能设法将杂散电容对电路的影响减到最小。减小杂散电容耦合影响的一种方法是使用法拉

弟屏蔽(Faraday shield)，它是在耦合源与受影响电路之间的一种简捷接地导体。

问：杂散电容是如何起作用的?
答：让我们看一下图14.8。图中示出了高频噪声源Vn如何通过杂散电容C耦合到系统阻抗Z的等效电容。如果我们几乎或不能控制Vn，或不能

改变电路阻抗Z 1 的位置，那么最好的解决方法是插入一个法拉弟屏蔽。 图14.9示出了法拉弟屏蔽中断耦合电场的情况。

图14.8 通过杂散电容耦合的电压噪声
(a) 电容屏蔽中断耦合电场
(b) 电容屏蔽使噪声电流返回到噪声源，而不通过阻抗Z1
请注意法拉弟屏蔽使噪声和耦合电流直接返回到噪声源，而不再通过阻抗Ｚ1 。
电容耦合的另一个例子是侧面镀铜陶瓷集成电路外壳。这种DIP封装，在陶瓷封装的顶上有 一小块方形的导电可伐合金盖，这块可伐合金盖

又被焊接到一个金属圈(metallized rim)上 (见图14.10)。生产厂家只能提供两种封装选择：
一种是将金属圈连接到器件封装角上的一个引 脚上；另一种是保留金属圈不连接。大部分逻辑电路在器件封装的某一角上有一个接地引脚

，所以这种器件的可伐合金盖接地。但是许多模拟电路在器件封装的四个角上没 有一个接地引脚，所以这侧面镀铜陶瓷DIP封装，有时有隔

离的可伐合金 盖·该封装器件受容性干扰易受损坏，所以应尽可能接地。图14.10 由可伐合金盖引起的电容效应 种可伐合金盖被悬浮。可

以证明，如果这种陶瓷DIP封装器件的芯片不 被屏蔽，那么它要比塑料DIP封装的同样芯片更容易受到电场噪声的损坏。

图14.9 法拉弟电容屏蔽
不论环境噪声电平有多么大，用户最好的办法是将任何侧面镀铜陶瓷封装集成电路凡是生产 厂家没有接地的可伐合金盖接地。为了接地可

将引线焊接到可伐合金盖上(这样做不会损坏 芯片，因为芯片与可伐合金盖之间热和电气隔离)。如果无法焊接到可伐合金盖上，可使用 接

地的磷青铜片做接地连接，或使用导电涂料将可伐合金盖与接地引脚连接。绝对不允许将 没有经过检查的实际上不允许和地连接的可伐合

金盖接地。有的器件应将可伐合金盖接到电 源端而不是接到地，就属于这种情况。在集成电路芯片的接合线(bond wires)之间不能采用法

拉弟屏蔽，主要原因是在 芯片的两条接合线与其相联的引线框架之间的杂散电容大约为0.2pF(见图14.11)，观测值 一般在0.05pF至0.6pF

之间。
图14.11芯片接合线之间的杂散电容 考虑高分辨率数据转换器(ADC或DAC)，它们都与高速数据总线连接。数据总线上的每条线( 大约都以2

至5V/ns的速率传送噪声)通过上述杂散电容影响ADC或DAC的模拟端口(见图14.12 )。由此引起的数字边缘耦合势必降低转换器的性能。

图1412 高速数据总线上的数字噪 声通过杂散电容进入数据转换器的模拟端口
为了避免这个问题，不要将数据总线与数据转换器直接相连，而应使用一个锁存缓冲器作为接口 。这种锁存缓冲器在快速数据总线与高性

能数据转换器之间起到一个法拉弟 屏蔽作用。虽然这种方法增加了附加的器件，增加了器件的占居面积，增加了功耗，稍降低了可靠 性及

稍提高了设计复杂程度，但它可以明显地改善转换器的信噪比。

 

 

 

在Allegro15.2中SKILL的加载
1.创建allegro.ilinit, 在文件里添加类似load("c:/CADENCE/skill/drc.il")的语句,每句占一行.

2.将Aallegor.ilinit ,拷贝放进C:\Cadence\SPB_15.2\share\local\pcb\skill.到了这一步在ALLEGRO的命令行应该可以输入SKILL所定义的命令了.但如果想在ALLEGRO的菜单添加响应的菜单,请继续往下读

3.15.2的菜单允许用户自己定制.在C:\Cadence\SPB_15.2\share\pcb\text\cuimenus\allegro.men为ALLEGRO自带的菜单文件.将其COPY到C:\Cadence\SPB_15.2\share\local\pcb\menus中.

4.编辑allegro.men在里面适当的位置插入
POPUP "Skillfun"
BEGIN
MENUITEM "viewDRC", "drc"

END
Skillfun应该在上一个POPUP和END对只后.viewDRC是将在菜单中显示命令名称.drc为这个命令名称所对应的SKILL程序中的命令, 也就是在COMMAND行输入的命令.

5.重新启动ALLEGRO,就可以发现自己定义的菜单了

 

allegro中的热键定义
首先说明一下环境变量文件（evn 文件），环境变量文件有两个，它们分别在系统盘
的根目录下的pcbevn 目录中（比如系统在C 盘，那么evn 文件将在c:\pcbevn 下）和
程序安装路径下（如Cadence 设计系统程序安装在D:\Cadence 下，则evn 文件将在
D:\Cadence\PSD_15.1\share\pcb\text 目录下），前者是本地变量文件，后者是全局变
量文件（系统自动建立，即为默认设置）。在本地变量文件中，主要存放的用户参数设
置值（Setup->User Preferences..如库文件所在的路径等）。在全局变量文件中主要描
述的是：应用程序的工作路径和系统的快捷键定义等等。在启动一个应用程序时，应用
程序会根据环境变量中的参数进行初始化。
在Allegro中我们可以用alias 或funckey 命令来定义一个快捷键，以代替常用的设计命令。要使
定义的快捷键产生作用，我们有两种方式来定义：
1、在命令窗口直接定义，但这样定义的快捷键只能在当前设计中使用，如果重新
启动设计时，快捷键将会失效。命令格式如下：
alias shortkey Keyboard Commands
funckey shortkey Keyboard Commands
注意：1）如果直接键入alias 或funckey 命令然后回车，系统将会弹出所有快捷键列表，这
相当于执行Tools->Utilities->Aliases/Function keys..命令。
2）alias 命令不能用来定义字母，原因是字母键要用来输入命令行。但是funckey 命令
可以用来定义单个字母为快捷键，它比alias 命令更为强大，alias 能定义的它都能定义,但是字母
被定义成某快捷键后，该字母就不能用来输入键盘命令了。
3 ） Allegro 中的所有键盘命令(Keyboard Commands) 列表可以通过执行
Tools->Utilities->Keyboard Commands 命令来查看,这些命令都可以设置成快捷键。
2、在本地环境变量文件中直接定义，这样定义的命令将长期有效。本地的环境变
量文件是evn 文件（c:\pcbevn），我们可以对它进行编辑。我们的alias 命令可以在第
二行开始写（第一行是：source $TELENV），例如我们以前在Protel 或PowerPCB 中常
用的放大、缩小命令就可以如下定义：
alias Pgdown zoom out
alias Pgup zoom in
另外我们经常用alias 命令来定义以下几个常用的shortkey:
alias ~R angle 90(旋转90 度)
alias ~F mirror(激活镜相命令)
alias ~Z next(执行下一步命令)
alias End redisplay（刷新屏幕）
alias Del Delete（激活删除命令）
alias Home Zoom fit（全屏显示）
alias Insert Define grid(设置栅格)
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硬件部PCB 组 赖武军 2004-5-25
下面我们将常用的几个命令或快捷键做一个说明：
一、常用键盘命令
在allegro 中有很多键盘命令，它是通过键盘输入来激活或执行相关的命令。键盘
命令基本上包含了大部分的菜单命令。下面列举几个常用的键盘命令。
1、x 100：Y 坐标不变，X 方向移动100 个单位值（以设定的原点为参考点）
2、y 100：X 坐标不变，Y 方向移动100 个单位值
3、x 100 100：移动到（100，100）坐标处
pick 命令与上面的x 或y 命令功能相同，只是在执行pick 命令时会弹出一个窗口，输入想要的
坐标值就可以，与上面相对应，pick 命令也提供三种模式：pick、pickx 和picky。
4、mirror：激活镜相命令（本命令是先激活，后选择要镜相的对象）。
5、rotate：激活旋转命令（本操作要先选取对象，后执行该命令）
6、angle 90:旋转90 度（本操作要先选取对象，后执行该命令）
二、常用快捷键
alias F2 done：结束当前命令
alias F3 oops：取消前一次操作
alias F4 cancel：取消当前命令
alias F5 show element：激活“属性显示”命令
alias F6 add connect：执行布线命令
alias F7 vertex：激活“增加倒角”命令
alias F8 zoom points：点取放大
alias F9 zoom fit：满屏显示
alias F10 zoom in：放大窗口
alias F11 zoom out：缩小窗口
alias F12 property edit：激活“属性编辑”命令
funckey + subclass -+：切换到下一层
funckey - subclass --：切换到上一层
<结束>

[转帖]以企业级DFX规范全面提升PCB设计能力
许多人认为PCB设计就是摆放器件、连连线。但我认为PCB设计是产品设计的里程碑，是整个设计进度或项目进度的重要保证，同样也是一个企业综合能力的体现。
通信企业的全球性激烈竞争，迫使通信行业格外重视现有的设计过程和生产过程，并不断的在各个环节探索、改变、延伸他们的设计思想和生产模式，从而实现他们"高效、优质、低成本"的理想。其中"虚拟制造"这一概念在当今的中小通信企业中得到了广泛的认同，也正是这一概念的引入，对PCB设计的要求提升到了一个全新的层面，它必须是符合DFM (Design for Manufacturing)：面向制造过程的设计、DFT (Design for Test)：面向测试的设计、DFR（Design for Reliability）：面向可靠性的设计，DFC(Design for Cost) ：面向成本的设计,等等很多方面。

这样，我们的PCB设计必须是面对整个产品生命周期的设计，那么它必须要对产品生命周期中最基本的：电路设计过程、生产制造过程有充分的认识，一般包括：

a．元器件的生产工艺、性能参数、电气模型的提供与验证；
元器件的不同封装工艺会直接影响到电装配的加工工艺的选用和复杂程度，并直接影响产品的成本，同时通过对元件性能参数的分析，就能有效的理解后续的电装配的工艺流程对前期设计的要求，同时随着高速电路设计的深入，同样加重了对元器件电气模型(SPICE、IBIS等)的依赖程度，这样对电气模型的提供与验证也是PCB设计中不可或缺的一部分，它直接影响高速电路PCB设计的成功率。

b．电路设计的构架与期望；
充分理解电路设计的构思与最终的期望，对电路设计者本身来说不是问题，但是如果PCB设计与电路设计分别由两个人来做的话，充分理解电路设计的构思与最终的期望就变得尤为关键，它能有效的提高电路的整体性能、加快设计进程、起到补充与完善电路设计的目的。

c．系统结构与PCB的空间关系
系统结构与PCB设计紧密相关，对系统结构的充分了解，有助于PCB设计工程师在对元器件布局，特别是端口器件的布局有决定性的作用：插头、插座、指示灯、开关、按键、连接缆等等的

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